隨著電子技術的發(fā)展和ASIC技術的不斷完善、數(shù)字系統(tǒng)設計正朝著速度快、容量大、體積小、重量輕的方向發(fā)展。

　　可編程邏輯器件CPLD以其可靠性、小功耗和保密性強等特點及其連續(xù)式的內(nèi)部結(jié)構、得到了突飛猛進的發(fā)展和廣泛的應用，用其取代傳統(tǒng)的線路有不可比擬的優(yōu)點、集成度高、分立元件少、靠干擾能力強；）線路設計簡單方便，用軟件設計、可修改性強；使用晶振頻率高、易于和高速度的處理器（如DSP）連接、實現(xiàn)高頻控制系統(tǒng)。

　　另一方面、在單元串聯(lián)變頻器中、由于采用多單元串聯(lián)的方式、輸出高壓、單元的串聯(lián)（多重化）即使得可改善輸出波形成為可能。同時也帶來了如何分配各功率單元輸出功率的問題。目前通用的載波垂直移相PWM調(diào)制和載波水平移相PWM調(diào)制技術均需要控制系統(tǒng)輸出多路移相SPWM波形，控制主回路器件，形成完美的正弦波輸出。

　　為單元串聯(lián)式變頻器中功率單元主電路圖。

　　其為一個三相輸入、單相輸出的交-直-交電壓源型逆變器。為6單元串聯(lián)的主回路拓撲。

　　功砝元功弈元局瑜：碩士研究生6單元串聯(lián)的主回路拓撲基金資助：陜西省教育廳產(chǎn)業(yè)化培育項目這樣，所示的變頻器可理解成為一個合成的：a.《變頻器與軟啟動器應用200例》您的論文得到兩院院士關注單元串聯(lián)變頻器中多路SPWM的CPLD實現(xiàn)生成方法。詳細的論述了SPWM波生成機理和試驗系統(tǒng)硬件結(jié)構。為調(diào)制度a =1時的A相輸出相電壓波形。所示為調(diào)制度3=1時的A相輸出相電壓頻譜圖。所示為調(diào)制度d=0.5時的A相輸出線電壓波形。所示為調(diào)制度3=0.5時的A相輸出線電壓頻譜圖。所示為調(diào)制度3=0.1時的A相輸出線電壓波形。所示為調(diào)制度3=0.1時的A相輸出線電壓頻譜圖。

　　調(diào)制度3=1時的A相輸出相電壓波形圖您的論文得到相關企業(yè)家品評技術創(chuàng)新5結(jié)論對比在三種調(diào)制度下的波形和相應頻譜圖。可以發(fā)現(xiàn)隨著調(diào)制度的降低。線電壓輸出波形的電平數(shù)不斷減少，諧波也相應加。3=1.0時，比較大諧波幅值為2.4%.3=0.5時，比較大諧波幅值為7.5%.3=.i時比較大諧波幅值為65.0%.在不同調(diào)制下，諧波都是主要集中在開關頻率附近，但是系統(tǒng)的輸出已經(jīng)基本弦波。

　　實驗表明：該方法可行，運行可靠平穩(wěn)。